Verilog-篮球30秒可控计时器设计

Verilog课程设计

Verilog curriculum design

所在院系 专业名称 班级 题目 指导教师 成员 完成时间 篮球30秒可控计时器设计

一、设计任务及要求： 设计任务： 篮球30秒可控计时器设计。 要 求： (1)具有30秒计时、显示功能. (2)设置外部操作开关，控制计时器的直接清零、装数、启动和暂停连续功能. (3)30s倒计时，其时间间隔为1s. (4)计时器递减计时到零时显示器不能灭灯，同时发出报警信号.

(5)能解除报警信号. (6)利用modelsim、quartus ii 仿真综合. 指导教师签名： 2013年1月5日 二、指导教师评语： 指导教师签名： 2013年1月 5 日 三、成绩 验收盖章 2013年1月6 日

基于Verilog的篮球30秒可控计时器设计

1 设计目的

随着生活水平的提高，人们对于生活品质的高要求。对于时间的准确越来越发期盼。比如在田径，足球等体育运动中时间的分秒必争显的更加的不可或缺。

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在这样的大背景下，计时器也应运而生。特别在于篮球比赛中通常是零点几秒可以决定各方的悲喜。

人类最早使用的定时工具是沙漏或水漏，但在钟表诞生发展成熟之后，人们开始尝试使用这种全新的计时工具来改进定时器，达到准确控制时间的目的。在篮球比赛中，规定了球员的持球时间不能超过30秒，否则就犯规了。本课程设计的“篮球竞赛30秒计时器”，可用于篮球比赛中，用于对球员持球时间30秒。

2 设计要求

(1)具有30秒计时、显示功能.

(2)设置外部操作开关，控制计时器的直接清零、装数、启动和暂停连续功能. (3)30s倒计时，其时间间隔为1s.

(4)计时器递减计时到零时显示器不能灭灯，同时发出报警信号. (5)能解除报警信号 (6)利用modelsim仿真 (7)完成设计报告

3 设计思路及原理

原理图如下图所示。该图包括秒脉冲发生器、计数器、译码显示电路、辅助时序控制电路（简称控制电路）和报警电路等5个部分。其中，计数器和控制电路是系统的主要部分。计数器完成30秒计时功能，而控制电路具有直接控制计数器的启动计数、暂停/连接计数、译码显示电路的显示和灭灯等功能。

秒脉冲 计时器 译码显示 发生器

外部操 控制电路 报警电路 作开关

图1：30s计时器的总体参考方案框图

对应的模块 状态 对应的信号 倒计时 对应情况 控制电路 1 load=1、stop=0 倒计时开始，每次减1s 不报警、不暂停 控制电路 2 load=0、stop=1 倒计时暂停，保持当前不报警、秒数 暂停 控制电路 3 load=0、stop=0 倒计时继续，在前开下，不报警、

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译码显示 译码显示 报警电路 报警电路 报警电路 4 5 6 7 8 load=0、stop=0 load=0、stop=1 load=0、alarm=0 load=0、alarm =1 load=1、alarm =0 表一：篮球30s可控计时器示意图

每次减1s 不暂停 倒计时开始，每次减1s 不报警 倒计时暂停，保持当前不报警、秒数 暂停 倒计时30s开始 不报警 倒计时为0，计时结束 报警 倒计时重新开始计时 不报警

4 设计过程

4.1 设计方案论证

方案一：通过对要求的分析，在译码显示时若采用静态显示时，需要对两个

七段数码管的引脚进行设置，而不需要动态扫描。此时再进行倒计时时，显示部分的两个数码管同时点亮。注意此种方案所用的时钟信号为1HZ，若大于或小于 1HZ，则会使时间间隔大于或小于1秒。

方案二：本方案采用动态扫描来进行译码显示，这种方法可以只对一个数码管的引脚进行设置，这样可以节省能源。此种方案需要用两个时钟信号，第一个时钟信号要为1HZ，和方案一相同。但第二个时钟要远远大于时钟一，因为动态 扫描利用了人的视觉停留原理，从而造成两个一起亮的假象。

通过方案的对比，我选择了方案一进行设计，这里着重进行方案一的设计实现。

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5 电路仿真与结果分析

5.1电路仿真

图2：篮球30s可控计时器开始计时

图3：篮球30s可控计时器报警

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图4：篮球30s可控计时器自动解除报警

5.2结果分析

由仿真波形图可以看出，在图中30秒可控计时器能正常递减计数、当开关

键使能（启动/暂停）S=0时能作保持（暂停）。在图中计时器在递减计数为0时便发出报警信号L=1。而后，由开关键输入清零低电平信号时，能直接致使减计时器复位并解除报警，实现系统的控制功能。仿真结果符合设计要求，达到预期效果。

6设计体会

1、设计过程中遇到的问题及解决方法

在进行源程序的仿真时，出现某一行的符号出现错误，仔细检查发现没有注意在对信号与变量赋值时，没有注意到赋值符号的不同，同时在引用单个数字与多个数字时所加的引号也不相同，因此引发一些错误。通过改变赋值符号，单引号，双引号等使程序得以更正。在进行引脚的锁定时，没有选择正确的方式，最终得到的是乱码，经过各种方式的分析、论证，选择了方式六，最终得以成功。当然在进行硬仿真时，所有的步骤都没有错误的情况下，依然没有预期的结果，通过对实验箱的熟悉，发现在显示方式的数码管旁边短路帽连接错误，应将短路帽置于上两位。 2、设计体会

在这两周的课程设计的实训中，在此次课程设计之前我对QUARTUS软件有很好的了解，在此次课程设计时我将梁老师上课的内容在复习理解，在老师的指导帮助下进一步了解了Verilog语音的语法还有编程时需要了解的问题，并完成了此次课程设计，在此表示衷心的感谢。

本次课程设计是将模拟电子技术基础和数字电子技术基础以及电工电子

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技术的内容相结合，在此次设计的过程中发现了自己对理论知识认识的不足还有在动手操作方面还欠缺锻炼，因此我在此次课程设计的时候加深对老师所教的内容进一步复习，并且在实验箱操作的时候我就更加加强了对实践的重视。通过这次课程设计我还知道了在学习这条道路上我们不断要加强学习，还要有坚持不懈的学习精神。要将理论知识与实践相结合，要用理论指导实践，用实践来验证理论，让我们学于所用。

在此次课程设计中我还更加体会到团结的重要性，要有协助精神，这样我们才能事半功倍！但是由于时间关系，还是有很多做的不对的地方。比如说在调试的时候要考虑功能仿真和时序仿真，在功能仿真的时候我能得到正确的仿真结果，但是到了功能仿真的时候就要考虑到器件的延迟问题，但是我们此次所做的课程设计用的是比较小的器件，所以功能仿真就没有好多的延迟问题。我们要更好的考虑到延时问题，这样既会让所设计的器件的功能更加完善。

参考文献(至少5篇)

【1】《Verilog数字系统设计教程》（第3版）夏宇闻 【2】《复杂数字电路与系统的Verilog HDL设计技术》 【3】《西安电子科技大学学报》2004年01期 栾玉霞，李存志 【4】《从算法设计到硬线逻辑的实现》

附件

完整源程序

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